設計原則及選用考慮 晶體振盪器中的分數頻率
在硬體時脈系統的設計中，工程師經常會遇到一類看似「不規則」的晶振頻率，例如11.0592 MHz、3.579545 MHz、19.6608 MHz等。這些帶有小數部分的頻率並不是任意選擇的，而是基於通訊協定、頻-分頻約束和系統-級反向要求等設計考慮的必然結果。本文從基本原理出發，分析了分數頻率產生背後的邏輯，並為元件選擇提供了實用的篩選方法。
- 分數頻點核心設計邏輯
作為系統時脈源，晶體振盪器的頻率選擇始終經過定制，以滿足下游數位電路（例如 PLL、分頻器和串行通訊）的精確定時要求。分數頻點的出現主要源自於以下四類設計約束：
1.適配UART整除，保證無誤碼-串口波特率
串口波特率由系統時脈整數除法得出，計算公式如下： 波特率=時脈頻率 / 分頻係數
為了準確產生標準波特率（例如 9600、19200 或 115200 bps），時脈頻率必須能被除數整除，且無餘數。以1.8432 MHz為例，經過16倍過採樣劃分後：
1.8432 MHz ÷ 16=115.2 kHz，等於 115200 bps。
同樣，11.0592 MHz和19.6608 MHz分別是1.8432 MHz的6倍和10.666…倍（實際上，11.0592=1.8432 × 6、19.6608=1.8432 × 10.666…需要PLL），但更常見的是直接將它們用作波特微法（10.666...如果選擇20MHz的整數頻率，則無法被115,200整除，導致誤差累積，導致幀錯誤或丟包。
2.支援二進位分頻-分頻架構，簡化時脈樹設計
20.48 MHz、10.24 MHz、5.12 MHz等頻率都可以表示為2ⁿ×10 kHz（例如20.48 MHz=2048×10 kHz）。將這些頻率通過二分頻級聯後，可以產生10.24 MHz、5.12 MHz、2.56 MHz、1.28 MHz等子-時脈域。這種方法非常適合-使用二進位計數器或移位暫存器實現分頻，從而形成簡單的電路結構，具有明確定義的相位關係，以及各個分頻時脈之間-一致的時序裕度。這些頻率通常用作工業 DSP、PLC 和伺服驅動器中的基頻。
3.透過PLL合成，以滿足高速-通訊和音訊/視訊取樣標準
現代 SoC、光學模組和視訊處理器都包含 PLL，通常使用標準整數頻率（例如 25 MHz 或 24 MHz）作為參考，然後透過整數除法或乘法或分數除法產生特定的非-標準頻率。典型例子包括：
74.25 MHz：SMPTE標準定義的高清視訊取樣時鐘，用於1080i、720p等格式；
33.1776 MHz：常見於音訊編解碼器和寬頻射頻前端-；與 PLL 搭配使用時，可精確產生 44.1 kHz 或 48 kHz 音訊取樣率系列；
25.000625 MHz：某些乙太網路 PHY 使用具有小數 PLL 的 25 MHz 時脈來產生精確的 125 MHz 串列資料速率，以支援 1 Gbps 線路速率（請注意，實務上通常使用 25 MHz 的整數倍；此處提供的資料僅用於說明目的）。
應該注意的是，分數分頻引入了確定性抖動和雜散訊號。對於對相位雜訊敏感的應用，應優先考慮可透過整數分頻直接獲得的目標頻率，或使用具有適當配置的環路頻寬的低-雜訊 PLL。
4.遵守歷史產業協議和 EMC 考慮因素
歷史協定：USB 2.0 指定 48 MHz 高速時脈；乙太網路 MAC 使用 25 MHz 或 125 MHz；即時時脈 (RTC) 的運作頻率為 32.768 kHz (215 Hz)。 -這些頻率在標準制定時就被固定下來，並被全產業鏈採用，成為事實上的標準。
電磁相容性 (EMC)：整數頻率的高-階諧波可能與電源、RF 或無線通訊頻段重疊，進而引入乾擾。選擇具有小數分量的振盪器頻率可以分散或轉移諧波能量，從而降低 EMI 風險並降低濾波和屏蔽的成本。
- 選擇晶體振盪器的其他關鍵因素
除了頻率值外，以下工程因素對於選擇也同樣重要：
相位雜訊和抖動
儘管 PLL 可以合成任何頻率，但分數分頻會顯著降低近-端相位雜訊和隨機抖動。對於高速光模組、毫米波雷達或5G前傳等應用，建議直接選擇本機頻率滿足相位雜訊規範的晶振，以避免後續訊號完整性裕度不足。
交貨時間和成本
非-標準或自訂頻率通常需要較長的交貨時間並產生較高的工程成本。在可接受的性能範圍內，優先考慮行業-標準頻率（例如25 MHz、27 MHz、40 MHz、50 MHz等常見整數頻率，以及本文提到的標準小數頻率），以縮短研發週期並控制BOM成本。
與國內替代品的兼容性
目前，國內石英晶振廠商涵蓋了絕大多數常用的整數和小數標準頻率。選擇裝置時，重點關注電源穩定性、溫度特性（例如±10 ppm和±20 ppm）和負載電容參數，以確保與主控晶片的時脈輸入要求相容。
- 實用選擇建議
第一的，確定係統時鐘約束：列出所有周邊（UART、I2S、SPI、乙太網路、USB、視訊）所需的精確時脈頻率及其允許的誤差範圍。
反推晶振基頻：如果微控制器具有內建 PLL，請選擇能夠透過整數分頻比或低分頻比產生目標頻率的參考晶體振盪器。 -優先考慮分頻比小於100且分母為2的冪的頻率。
驗證除法錯誤：計算分頻誤差是否小於外設允許的最大波特率/取樣率偏差（一般<±2%）。
評估 EMI 風險：對高-頻率諧波進行頻譜分析；如有必要，請選擇偏離整數-階諧波的頻率點。
考慮可用性和成本：在滿足性能要求的同時，選擇市場供應充足的型號和滿足生產要求的封裝類型（例如HC-49S、SMD 3.2 × 2.5 mm）。